參考來源：Intel 2024 VLSI 研討會論文 / TSMC 技術研討會
背面供電網絡（Backside Power Delivery Network）是將原本位於晶片正面的電源走線移到晶片背面。
傳統痛點：在2nm以下，晶片正面「佈線擁塞」嚴重，電源線與信號線互相干擾，導致電源壓降（IR Drop）增加，限制時脈提升。
解決方案：透過將晶圓薄化並利用奈米矽通孔（nTSV）從背面供電，可釋放正面佈線空間。Intel的PowerVia技術已在測試晶片中驗證，能將單元利用率提升6%，並減少30%的電源壓降。台積電與三星也計劃在1.6nm及1.4nm節點導入此技術。