隨著製程微縮至2奈米以下，傳統的正面供電架構面臨嚴重挑戰。晶背供電網絡（BSPDN）將電源網絡移至晶片背面，成為解鎖1奈米以下製程的關鍵技術。
傳統供電架構的問題
在先進製程中，電源線與訊號線在同一晶片正面競爭空間，導致互連擁塞、電源壓降增加。隨著電晶體密度提升，電源線佔據的面積比例不斷上升，壓縮了訊號線的繞線空間。
晶背供電的原理
晶背供電技術將晶片正面的電源走線全部移至晶片背面，正面僅保留訊號走線。晶圓完成前段製程後，進行晶圓薄化處理（將晶圓從775微米薄化至數十微米），在背面製作電源網絡，透過矽通孔（TSV）將電源從背面引至正面電晶體。
三大廠商導入時程
- 英特爾：PowerVia技術已在18A製程量產導入
- 台積電：計劃在A16（1.6nm）製程導入，預計2027年量產
- 三星：計劃在SF1.4（1.4nm）製程導入
效能提升數據
根據英特爾公布的數據，晶背供電可實現：電源壓降降低30%、訊號互連延遲降低20%、晶片面積縮減6-10%、功率效率提升約6%。
業界認為，晶背供電已成為1奈米以下製程的標準配置，相關設備與材料市場預計2030年達50億美元。