隨著製程微縮至3奈米以下，傳統的正面供電架構面臨嚴重挑戰：訊號線與電源線在同一晶片正面競爭空間，導致互連擁塞、功耗增加。背面供電技術（BPD）將電源網絡移至晶片背面，成為解鎖1奈米以下製程的關鍵路徑。
技術原理：背面供電技術將晶片正面的電源走線全部移至晶片背面，正面僅保留訊號走線。晶圓完成前段製程後，進行晶圓薄化處理，在背面製作電源網絡，透過矽通孔（TSV）將電源從背面引至正面電晶體。
效能提升：英特爾在18A製程導入的PowerVia技術是背面供電的代表方案。數據顯示，PowerVia可實現以下改善：電源壓降降低30%；訊號互連延遲降低20%；晶片面積縮減6-10%；功率效率提升約6%。
產業進展：英特爾已在18A製程量產導入背面供電技術；台積電計劃在A16（1.6nm）製程導入背面供電，預計2027年量產；三星則計劃在SF1.4（1.4nm）製程導入背面供電。背面供電已成為1奈米以下製程的標準配置，相關設備與材料市場預計2030年達50億美元。